＜アイテムID：#MFRST_IP＞

　１個のスイッチを使い，２系統のリセット信号を生成する機能を持ったIPです．リセット対象ドメインが複数ある場合，一般にその対象分のスイッチを用意する必要があります．本IPは，一つのリセット･スイッチから供給される信号を元に２系統のリセット信号を生成するためのIP（Verilog HDL）です．

　本IPは，専門雑誌（トランジスタ技術誌　CQ出版 2025年7月号から連載）「FPGA内部信号が丸見え！モニタ表示回路の制作」の記事中で紹介した応用回路の実装例にも使用したリセット信号生成用のフリーIPです．利用条件２をご確認の上，使用してください．

• 圧縮ファイルには次のファイルを含んでいます．
• • IP本体のソースコード（Verilog HDL）
  • ヘッダ･ファイル（Verilog HDL）
  • マニュアル（pdf）
  • 利用上の諸注意事項（pdf, txt）

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