条件付き無償提供IPコア

  • ここで提供する無償IPコアは，Verilog HDL，System Verilogのサブ・モジュールになります．
  • すべてのIPコア・ソース・ファイルは異なるパスワード付きの圧縮ファイルになっています．パスワードの入手方法は個別IPページに記載しています．
  • 利用条件は以下のとおりです．
    • 入手者の自学や実験での利用
    • 教育機関における学生の教育や実験
    • ただし，学生に対しても，利用にあたっての注意事項を周知させてください
    • 研究・開発段階における利用（最終製品に含むことは不可）
    • 利用可能対象者は日本国内に居住している者に限定 
  • 禁止事項は以下のとおりです．
    • 営利目的の利用は禁止
    • AI（機械学習モデル、生成AI、LLM 等）の学習、再学習、ファイン･チューニングその他データ･セットへの組み込みに使用することは禁止
      • 本禁止事項は、直接的利用のみならず、第三者を介した利用も含む
    • ネット（ローカル･ネットも含む）上での公開は禁止
    • 他人への譲渡は禁止
    • 媒体は問わず譲渡は不可
      ただし，許可事項にある教育機関における教員から学生への配布は除く
    • ネット（ローカル･ネットも含む）上での公開は禁止
    • パスワードの公開は禁止
    • 日本国外への持ち出し（媒体を問わず）および日本国外での使用は禁止

  • 本サイトで提供するVerilog HDLコード，IPコア，ソフトウェア･ツール，回路図等を含むすべてのアイテムに関して，「現状有姿（as-is）」で提供し，ダウンロード／インストール／利用して発生したいかなる損害や損失（間接的な場合も含め）について，提供者は一切責任を負わないものとします．利用者の責任にてご利用ください．

アイテム（クリックで詳細へ）

 機　　能 タイプ 記述言備 備　　考
FPGA内部信号モニタ表示IPー１ 表示文字サイズ：動的可変タイプ ソースコード Verilog HDL

トランジスタ技術

　　2025年7月号～

FPGA内部信号モニタ常時IPー２

表示文字サイズ：固定タイプ ソースコード Verilog HDL

トランジスタ技術

　　2025年7月号～

マルチ･ファンクション･リセットIP  １入力２系統リセット信号生成 ソースコード  Verilog HDL

 トランジスタ技術

　　2026年3月号