本サイトで提供する無償アイテム（Verilog HDLコード，ソフトウェア･ツール，回路図等）の利用条件２

本サイトで提供している無償アイテム（このページへのリンク元にあるVerilog HDLコードやソフトウェア･ツール，回路図等）の使用にあたり，次の事項と免責事項を踏まえた上ご利用ください．

こちらの利用条件１とは異なります．

• 禁止事項
• • AI（機械学習モデル、生成AI、LLM 等）の学習、再学習、ファイン･チューニングその他データ･セットへの組み込みに使用することは禁止
  • • 本禁止事項は、直接的利用のみならず、第三者を介した利用も含む
• • ネット（ローカル･ネットも含む）上での公開は禁止
• • 日本国外への持ち出し（媒体を問わず）および日本国外での使用は禁止

• 免責事項

　　　　本サイトで提供するVerilog HDLコード，IPコア，ソフトウェア･ツール，回路図等を含むすべてのアイテムに関して，

　　　「現状有姿（as-is）」で提供し，ダウンロード／インストール／利用して発生したいかなる損害や損失（間接的な場合も含め）

　　　について，提供者は一切責任を負わないものとします．利用者の責任にてご利用ください．