正誤表　「実習 Verilog HDL 論理回路設計」

  

●本書　７ページ：２行目　目次

　誤：　第５章　SiolsⅢによる

　正：　第５章　SilosⅢによる

 

●本書 　75ページ：図３.４　上位モジュール内　６行目

　誤：　.in_data(in1),

　正：　.in_data1(in1),

 

●本書　103ページ：リスト4.7　１６行目に追加

　誤：　16: if (Sstate) begin　

　正：　16: end else if (Sstate) begin

 

●本書　105ページ：図4.11　Sステートの右の式

　誤：　{ Hreg, Lreg } <= { 1, Hreg, Lreg[3:1] }

　正：　{ Hreg, Lreg } <= { 0, Hreg, Lreg[3:1] }

 

●本書　165ページ：２２行目

　誤：　FileからOpen...を選択し

　正：　FileからSelect Programming File...を選択し

 

●本書 　215ページ：７行目

　誤：　第２章 ２.２

　正：　第４章 ４.３

 

●本書　224ページ：図8.4　中央上部

　誤：　「stopがインアクティブ」

　正：　「startがアクティブ」

 

●本書　225ページ：網掛け部のリスト　７行目

　誤：　end else if (wait_count != 0) begin

　正：　end else if (wait_state != 0) begin

 

●本書　241ページ：リスト8.7　３０行目

　誤：　// sutatus port address

　正：　// status port address

 

●本書　270ページ：３行目

　誤：　「Verlog HDL

　正：　「Verilog HDL

 

●本書　270ページ：１５行目

　誤：　MAX + Pluse

　正：　MAX + Plus

 

●付録CD-ROM　\appendix\chameprj\chametop.v

　誤：　８行目：　DACK0, EIOWR_N, EIORD_N, ADRS, DATA,

　正：　８行目：　DACK0, EIOWR_N, EIORD_N, ADRS, DATA, DATA7X,

 

追加：４２行目：　input DATA7X;

 

●付録CD-ROM　\appendix\chameprj\chametop.ctr

追加：３６行目：　PIN_NUMBER 190 .work.chametop.INTERFACE.DATA7X

 

[解説]

　カメレオン109ボードにおいて，CPUのD7(データバスのビット7)と接続さているFPGA (FLEX10K20) の端子が２本あります．CD-ROMに収録したカメレオン109ボード用のトップ･モジュールのVerilog-HDLファイルには，この内１本しか定義がありません．そのため，もう１本の端子が未定義となりデフォルトでLowレベルの出力端子となってしまいます．

　修正を要するファイルは chametop.v と chametop.ctr です．上記リンク「修正済みファイル」をクリックすると修正済みファイルが表示されますので，テキストファイルとして保存するか（拡張子に要注意），全部をコピーして適当なエディタ（メモ帳）を起動しペーストして保存してください．

 

●付録CD-ROM　\tool\altera\altera.htmlの中の項目

　　　　　　　　■ライセンスのセット・アップ

　　　　　　　　●LeonardoSpectrumのライセンス・セット・アップ

　誤：　set LM_LISENCE_FILE=D:\flexlm\lisence.dat

　正：　set LM_LICENSE_FILE=D:\flexlm\license.dat

 

以上　＝＝＝＝